PhoneArenaによると、2025年にはTSMCとSamsung Foundryが2nmチップの量産を開始すると予想されており、これは1.8nmチップによってIntelがチップ製造プロセスをリードできるようになることを意味する。インテルは、EUV High-NAマシン1台あたり3億ドルから4億ドルを費やすと言われている。

ASMLは、納入について「当社は最初の高NAシステムを出荷しており、ソーシャルメディアの投稿で発表しました。システムは、以前の発表通り、計画通りインテルに納入されます」と述べました。

高 NA システムでは、NA 値が高くなるほど、シリコン ウェーハ上にエッチングされるパターンの解像度が高くなります。現在の EUV マシンのアパーチャは 0.33 (解像度 13nm に相当) ですが、高 NA マシンのアパーチャは 0.55 (解像度 8nm に相当) です。より高解像度のパターンがウェーハに転写されるため、ファウンドリでは追加機能を追加するためにウェーハを EUV マシンに 2 回通す必要がなくなり、時間とコストの両方を節約できます。

高NA EUVマシンは、主にトランジスタのサイズを縮小し、密度を高めてチップ内にさらに多くのトランジスタを詰め込むことに重点を置いています。チップ内のトランジスタの数が多いほど、チップの性能とエネルギー効率が高まります。 High-NA マシンでは、トランジスタを 1.7 倍縮小し、密度を 2.9 倍に増加できます。

新バージョンのHigh-NA EUVマシンは、2nm以下のチップ製造プロセスの実現に役立ちます。先週、TSMC と Samsung Foundry が 2nm 以降のロードマップを発表しました。両社は2027年までに1.4nmプロセスを使用した半導体を開発する計画だ。2nmチップの生産は2025年に開始される予定で、数日前、TSMCはAppleに2nmチップのプロトタイプの評価を許可した。

EUV High-NA マシンは 13 個の大型コンテナと 250 個の木箱に分割されていたため、輸送は容易ではありませんでした。機械の組み立ても非常に困難でした。