El paso final del proceso de diseño del chip, llamado tapeout de silicio, es un proceso riguroso y costoso que deja poco margen para errores de diseño. Si un diseño falla después del período de finalización del proceso, los fabricantes de chips tendrán que iniciar un nuevo ciclo de “reproducción”, que puede demorar hasta 12 meses o más. Este retraso en el rediseño no sólo requiere recursos de investigación y desarrollo adicionales y de alto costo, sino que también puede impedir que los fabricantes de chips lleven sus productos al mercado a tiempo.

La plataforma USPA de Keysight proporciona un gemelo digital de señales completas para que los diseñadores e ingenieros de chips verifiquen los diseños antes de pasar a la fabricación del chip para minimizar el riesgo de errores de diseño y los costos de rediseño. La plataforma USPA integra convertidores de señales ultrarrápidos con un sistema de creación de prototipos FPGA de alto rendimiento, proporcionando a los diseñadores una alternativa a los sistemas de creación de prototipos personalizados y propietarios.

Además, la solución también proporciona interfaces de entrada/salida adecuadas para aplicaciones que incluyen el desarrollo de aplicaciones de radio 6G, memoria de radiofrecuencia digital, investigación de física avanzada y aplicaciones de adquisición de datos de alta velocidad, como radar y radioastronomía.

“La plataforma USPA de Keysight acelera y reduce los riesgos del proceso de desarrollo de chips, proporcionando una solución novedosa que aborda los desafíos de los diseños de vanguardia en entornos de alto costo”, afirmó el Dr. Joachim Peerlings, vicepresidente y gerente general del Grupo de Soluciones para Redes y Centros de Datos de Keysight. Esta potente plataforma proporciona a los desarrolladores de chips un gemelo digital de su futuro silicio, lo que les permite validar completamente diseños y algoritmos, minimizando los riesgos y costos asociados con los rediseños.